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Chapter 3: Hardware Description
Table 3-2:
SDRAM Memory Interface Signal Descriptions (Continued)
R
Signal Name
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS0 (1)
BA0
BA1
DM0
CSn
RASn
CASn
WEn
CLK_P
CLK_N
CKE
Description
Data 2
Data 3
Data 4
Data 5
Data 6
Data 7
DQ Strobe
Bank Select 0
Bank Select 1
Write Mask
Chip Select
Row Address Strobe
Column Address Strobe
Write Enable
Positive Clock
Negative Clock
Clock Enable
FPGA Pin Number
(FFG1136 Package, Bank 12)
F5
R11
N7
N8
M5
M6
T9
G6
T11
G7
E7
U7
T8
E6
H7
J7
U10
Notes:
1. Because DQS0 is not located on a clock capable I/O pin, the Xilinx MIG tool cannot be used to
generate a SDRAM memory controller for the 64M x 8 SDRAM on the ML550 board.
Liquid Crystal Display
The ML550 Development Board provides an 8-bit interface to a 64 x 128 LCD panel
(DisplayTechQ 64128E-FC-BC-3LP, 64 x 128). This display was chosen because of its
possible use in embedded systems. Appendix C, “LCD Interface,” describes the LCD
operation in detail.
Table 3-3 describes the LCD interface signal descriptions for the FFG1136 package used on
the ML550 Development Board.
Table 3-3:
LCD Interface Signal Descriptions
Signal Name
V SS
V DD
MI
DB7
LCD Pin
Number
1
2
3
4
Description
GND
3.3V DC
H = 6800 CPU, L = 8080 CPU
LCD Data Bit 7
FPGA Pin Number
(FFG1136 Package, Bank 13)
Ground
Logic Supply
Pull-up R14 to 3.3V
AK33
22
www.xilinx.com
ML550 Networking Interfaces Platform
UG202 (v1.4) April 18, 2008
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